新思科技(Synopsys)日前发布 Galaxy 实作(implementation)平台的最新技术── DC Explorer ，可协助设计业者大幅加速高质量设计数据(design data)的开发。即使在数据不全的情况下， DC Explorer 也能有效加速设计实作。

　　当前的设计通常需要大规模整合具有数百万个设计组件(instance)、速度达十亿级(gigascale)，而且开发时程又非常紧迫，所以设计人员需要一个能让他们快速有效执行各式设计配置(configuration)分析(甚至是在设计数据完成之前)，以及建立一套最佳的实作流程及RTL探索与评估(exploration)之解决方案。

　　藉由提供5倍速的运行时间(runtime)以及与DC Ultra RTL合成(synthesis)达成10%的时序(timing)与面积(area)关联性，DC Explorer可处理上述所提及的挑战，同时它还能在资料不完整的情况下执行，因此可以被用于设计流程的最初期，以便管理高质量RTL的开发和限制条件 (constraint)，进而协助设计流程的收敛(convergent)。

　　新思表示，在当今大型复杂IC 的RTL设计开发早期阶段中，设计数据往往来自各个不同的来源。而设计人员缺乏一个快速且有效的方式，进行数据的探究改善、修正设计问题，和建立一个可以达到高度收敛实作流程的较佳RTL合成起始点。DC Explorer提供设计人员所需的RTL探究能力，协助他们在进行实作前有效识别潜在的设计改善空间及问题所在。

　　除此之外，当手边的RTL输入、限制条件及链接库(library)模型不完整时，DC Explorer可针对所欠缺及需要修正的内容产生一个整体性报告，如此可加速设计的过程。而由于和Design Compiler RTL合成的各个不同程序脚本(script)兼容，因此DC Explorer非常容易使用及部署于现有客户的设计流程中。

　　意法半导体(ST)的CAD及设计解决方案部门数字解决方案暨先导项目组副理Giancarlo Sada表示，提高设计开发初期的生产力可大幅加速我们的IC实作流程。我们在不同开发阶段中的多个设计里头执行DC Explorer，获致至少4倍速的运行时间以及与DC Ultra达成百分之十的相关性，而这将让我们的设计人员能在设计流程初期，就能有效地进行各式实作方式的评估、调整设计数据，以及建立高度收敛及快速的设计流程(design flow)。

　　新思科技资深副总裁暨实作事业群总经理Antun Domic表示:「新思科技致力于协助客户改善其生产力并缩短其复杂之系统芯片(system-on-chip)的设计时程上。DC Explorer可有效协助IC设计人员提升生产力，让他们能在设计流程的最初期执行RTL探究、改善设计数据的质量，并且大幅加速作业流程。」